【半导体存储器】.pdf

录应用雪崩隧道注入的1024位A国OS随机存取存储器与射极福合逻辑(BCL)相容约4096位高速随机 CCD行可寻址随机存取存储经(LARA)8192位块可寻址电荷福合存储器不用测试图形的F门的应力测试高速动态逻辑的BOS电容负载电路用NOS作阵列单元的高速SFISOS可编程序单管单元MOS存储器的外图电路非挥发性电荷寻址存储单元存借器逻辑阵列 2 3 5 8.

这些问题的解决并不能获得速度上的改善。主存储器元件要求有200毫微秒或更小的取数时间.并要求存储器芯片的输入和输出与TTL电平相容。目前所使用的各类MOS存储器不仅希望有这种TT工的兼容性,而且要求把所有内部工作时序电路都做在芯片上,至多只允许有一个高电平时钟且要求它对外部的时钟驱动器看来这一点是毫不奇怪的:即愈来愈感到相对于存储阵列而言,外围电路约特点能更真正地决定电路的成本性能、功耗以及对于图形灵敏度即关系到应储器的位图形或存取图形的失效方式的敏感性。而且,在芯片上完成缓冲级和整个内部工作时序这一趋势使得要了解内部操作的工作网这一点变得日益困难。

本途径是用某种改型的分隔位线和使用3tein 等人提出的平衡融发器型的读出放大器。最广泛使用的改型形式是由 Kuo等人公布的,线路于图2示出,简单地说,当存储器处在静止态时,这种线路排列使位和位线被短路在一起浮置在某一个与Vs3的差低于一个V的电位上。在这段时间内参考于呈现较高电阻而造成的问题。这个电阻也要形成分布的RC结构,当读出一恢复电路被激励时,该网络结构具有的时间常数要影响电荷的分布。金属位线避免了这些问题并且只需要一半接触孔数。然而,沿字线方向它有分布的RC延时,有一个与位线垂直的最小间隔的最佳布局。