【复杂数字电路与系统的VerilogHDL设计技术】夏宇闻.pdf
复杂数字电路与系统的 VerilogHDL设计技术 夏宇闻编著
前言 国内数字逻辑电路与系统的设计多年来一直采用传统的方法,即先在纸上画出真值表,做 布尔代数化简,通过画波形图、有限状态机流程图、动态和静态卡诺图等方法来分析和综合电 路,然后在实验板上用CMOS或74系列集成电路块构成数字逻辑电路,当电路比较复杂时设 二十年前国内开始使用微处理机,中规模集成电路的使用也逐步普及,大学里的电子和计 算机类学科普遍开设了汇编语言课程和一些常用的中规模集成电路的使用课程。这些技术大 近十年来,国外先进工业国家由于计算机电路辅助设计技术和半导体集成工艺技术的快 速进步,在生产的电子系统中,专用集成电路(ASIC)和FPGA的使用越来越多,特别在先进 的电讯设备、计
录目 1VerilogHDL输入法与传统的电路原理图输入法的比较 1具体模块的设计编译和仿真的过程 第一章VerilogHDL设计方法概述 1硬件描述语言(HDL)1VeriogHDL的历史 1什么是VerilogHDL 1VerilogHDL的产生及发展 1VerilogHDL和VHDL的比较 1.