【数字电路设计与VerilogHDL】张亮人民邮电.pdf
数字电路设计与 VerilogHDL 张亮编著
1-前言 随着集成电路设计变得越来越复杂,门级电路描述不易于管理和理解的缺点显得 越来越突出,这使得用更抽象的方法表达电路设计成为必要。就像20世纪70年代高 级编程语言取代汇编语言一样,从20世纪90年代以来,硬件描述语言(HDL)正逐 渐取代门级原理图。逻辑综合工具可以完成HDL到门级电路的转换。在电路设计中口前有两种主要的硬件描述语言:Verilog和VHDL。两者都是通用的语言且都是 数字电路设计的标准。VerilogHDL提供了非常精简和易读的语法,普及程度远远高 于VHDL。许多大规模的电路设计都是用Verilog来完成的。
6 7 8 9 11*32 -1- 目录 第1章数字集成电路设计概述 1集成电路设计方法演变 1硬件描述语言(HDL)1数字集成电路设计的典型流程 1系统级集成电路设计技术 系统级集成电路设计方法 1系统级集成电路设计中的IP问题 1系统级集成电路测试技术 1系统级集成电路芯片加工技术 1系统级集成电路的发展未来 第2章硬件描述语言VerilogHDL语法简介 2VerilogHDL的发展与特点 2模块(Module)概念.